3—组合逻辑电路
数字电子技术讲义 O 组合逻辑电路 第 34 页
第三部分组合逻辑电路 课 题：
组合逻辑电路的分析与设计 教学目的：
了解组合电路的的概念及特点； 熟悉组合电路的分析方法及设计方法; 教学重点：
分析组合电路和设计简单组合电路 教学难点：
设计组合电路 教学方法：
讲授法和讨论交流法 教 具：
无 课 时：
2 教 学 内 容 3.1 组合逻辑电路的分析与设计 3.1.1 概述 在数字系统中，根据逻辑功能的不同特点，数字逻辑电路可分为两大类：组合逻辑电路和时序 逻辑电路。
在一个逻辑电路中，任意时刻的输出状态仅取决于该时刻的输入状态，而与电路原来的状态无 关，则该逻辑电路称为组合逻辑电路(简称为组合电路) 。
组合逻辑电路的结构特点是：第一，全部由门电路组成，即不含记忆单元。第二，信号只有输 入到输出的单向传输，没有输出到输入的反馈回路。所以， 组合逻辑电路没有记忆功能。
组合逻辑电路逻辑功能的描述方法主要有四种：逻辑函数表达式，逻辑真值表，卡诺图和逻辑 图。组合逻辑电路的研究主要包括两方面的内容，一是组合逻辑电路的分析，二是组合逻辑电路的 设计。
3.1.2 组合逻辑电路的分析方法 组合逻辑电路的分析目的：确定已知电路的逻辑功能。
1 .组合逻辑电路的基本分析方法 (1) 写出电路的输出逻辑函数表达式 由输入端到输出端逐级写出各级门电路的输出对输入的逻辑表达式，最后得到组合电路的输出 变量对输入变量的逻辑函数表达式。
(2) 化简或变换输出逻辑函数 用代数化简法或卡诺图化简法进行化简，求出最简的输出逻辑函数表达式。
(3) 列出输出逻辑函数的真值表 将输入变量的各种取值组合代入输出逻辑函数表达式中进行计算，求出相应的输出函数值，输 入和输出一一对应列出真值表。
(4) 分析电路的逻辑功能 通过分析逻辑函数真值表的特点，从而确定电路的逻辑功能。
2 •组合逻辑电路的分析举例
数字电子技术讲义 O 组合逻辑电路 第 35 页
例 3.1 试分析图 3-1 所示的组合逻辑电路的功能。
数字电子技术讲义 O 组合逻辑电路 第 36 页
(A B C) ABC ABC ABC (3)列出输出逻辑函数的真值表。将输入变量 A、B、C 的各种取 值组合代入化简结果中，求出相应的输出 Y 的值，可列出真值表见表 3-1 o解：(1)写出输出逻辑函数表达式。由逻辑图 3-2 可知 Y AM Y Y 1
AM BM
写出电路的输出逻辑函数表达式。由逻辑电路图 3-1 可得到 Y ABC 丫 2 A 第 A ABC 丫3 BY B ABC Y 4 C Y C ABC Y 丫 2 丫 3 丫 4
A ABC B ABC C ABC
Y 进行化简可得到 解：(1) (2)化简输出逻辑函数。对 输入 输出 ABC Y 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1
(4) 才为“ 1” 判一致电分析电路的逻辑功能。由真值表 3-1 可看出：当输入 A、B、C 都为 否则输出 Y 为“0”所以，该组合逻辑电路具有检测 时，输出 Y 输入状态是否一致”的功能，也称为 0 或都为 例 3.2 试分析如图 3-2 所示电路的逻辑功能。
A、B 端加入波形不同的脉冲信号 (2)化简输出逻辑函数。对 Y 进行化简可得到 Y AM BM (3) 列出逻辑函数的真值表。根据结果式可列出真值表见表 (4)
分析电路的逻辑功能。由真值表 3-2 可知：当 M=0 时, 3-2 o 输出 Y=B，当 M=1 时，输出 Y=A , M电平的高低，选择 Y 端输出 信号 A 还是信号 B,所以，该电路称为选通电路。
输入 输出 M A B Y 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1
表 3-1 真值表 图 3-2 例 3.2 的逻辑电路 表 3-2 例 3.2 的真值表
数字电子技术讲义 O 组合逻辑电路 第 37 页
3.1.3 组合逻辑电路的设计方法 组合逻辑电路的设计目的：根据功能要求设计最佳电路。
1 •组合逻辑电路的基本设计方法 (1) 分析设计要求，设输入、输出变量并赋值。
首先设定变量。把引起事件的原因定为输入变量，把事件的结果作为输出变量，并有相应的字 母表示。
其次状态赋值。依据输入、输出变量的状态进行逻辑赋值，即确定输入、输出变量的哪种状态 用逻辑 o 表示，哪种状态用逻辑 1 表示。
(2) 根据输入、输出变量的赋值列出真值表。
(3) 根据真值表写出逻辑函数表达式，并化简或变换逻辑函数 (4) 根据化简或变换后的逻辑表达式，画出逻辑图。
2 •组合逻辑电路的设计举例 例 3.3 设计一个判别获奖电路。在一个射击游戏中，射手可打三枪，一枪打鸟，一枪打鸡，一 枪打兔子，规则是命中不少于两枪者获奖。用与非门实现。
解：(1)分析设计要求，设输入输出变量并赋值。
设一枪打鸟、一枪打鸡、一枪打兔分别用输入变量 A、B、C 表示，1 表示枪命中，0 表示没有 命中；用输出变量 Y 表示判别结果，1 表示得奖，0 表示不得奖。
(2 )列真值表。根据上述分析可列出真值表见表 3-3。
(3)
根据真值表，写出逻辑函数表达式。由真值表 3-3 可得到逻辑函数表达式为 Y ABC ABC ABC ABC 化简得 Y AB AC BC 将上式变换成与非表达式为 Y AB AC BC (4) 画逻辑图。根据式 Y 的表达式可画出图 3-4 所示的逻辑图。
表 3-3 例 3.3 的真值表 输入 输出 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 图 3-4 例 3.3 的逻辑图
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课 题：
编码器 教学目的：
了解编码器及编码器的概念及编码器的分类；熟悉二进制、二 -十进制编码器的特点和编码过程；理 解优先编码器 74LS148 的功能及特点。
教学重点：
74LS148 的逻辑功能 教学难点：
普通编码器与优先编码器的异同。
74LS148 的功能扩展 教学方法：
讲授法和讨论交流法 教 具：
无 课 时：
2 教 学 内 容 3.2 编码器 将特定意义的信息（如数字、文字、符号等）编成相应二进制代码的过程，称为编码。能够实 现编码功能的逻辑部件称为编码器。
对于每一个有效的输入信号，编码器产生一组唯一的二进制代码输出。
如果需编码的信息数量为 N，则所需用的二进制代码的位数 n 应满足如此关系：2 n
>N。
按编码方式不同，编码器有普通编码器和优先编码器两类；按输出代码不同，编码器有二进制 编码器和二一十进制编码器两类。
3.2.1 普通编码器 普通编码器的功能是任何时刻只允许对输入的一个编码信号进行编码，否则输出代码将发生混 乱。输入的编码信号是相互排斥的，故又称互斥输入的编码器。
1 .二进制编码器 用 n 位二进制代码对 N 2 n 个信号进行编码的电路，称为二进制编码器。
n 位二进制编码器输 入为 N 2 n 个信号，输出为 n 位二进制代码，因此，也称为 2 n 线— n 线编码器。
现以 3 位二进制编码器为例，分析二进制编码器的工作原理。图 3-8 所示为 3 位二进制编码器 的示意图。
S Y1 险 娥-殲編码器 Io 11 12 13 14 15 UI7 图 3-8 3 位二进制（8 线一 3 线）
编码器的示意图 图中，8 个编码信号输入端1
0 ? 1 7 ，假设输入信号高电平有效（表示有编码请求）
；3 个代码输 出端 丫 2 、 Y 、 丫 0 ，输出 3 位二进制代码。
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表 3-5 3 位二进制编码器的真值表 A 输 出 1
0 I 1 1
2 1 3 1
4 1
5 1 6 1
7 丫 2 丫 1 丫 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3 位二进制编码器真值表见表 3-5。当某个输入为 1 ,其余输入为 0 时，就输出与该输入端相对 应的代码。例如：当输入 1 1 1 时，其余输入为 0,用输出 丫 2 丫 1 丫 0 001 表示对 丨 1 的编码。编码器在 任何时刻只能对一个输入信号进行编码， 不允许有两个或两个以上的输入信号冋时请求编码， 即 1 0 ? 1 7 这 8 个端的编码信号是互斥的。
2 .二一十进制编码器 将十进制数的 0?9 十个数码(或其他 10 个信息)编成二进制代码的电路，称为二一十进制编 码器。常见的一种是 8421BCD 码编码器，它有 10 个编码信号输入端 丨 0 ? 丨 9 ，假设输入信号高电平 有效；4 个编码输出端 丫3 、 丫 2 、 丫 、 丫1 ，输出 4 位 8421BCD 码。故又称为 10 线—4 线编码器。8421BCD 码编码器的真值表见表 3-6。由该表可以看出：当某个输人信号为 1,其余输入信号都为 0 时，就有 一组对应的代码输出。该编码器输入端 1 。
?1 9 这 10 个编码信号也是互斥的。
表 3 6 8421BCD 码编码器的真值表 输 入 输 出 I 0 丨 1 1 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 丫 3 丫 2 Y 1 Y 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0000100000 0 0 0 0 0 1 0 0 0 0 0000001000 0 0 0 0 0 0 0 1 0 0 000000001 0 0000000001 0 0 0 0 0 0 0 1 0 0 10 0 0 11 0 10 0 0 10 1 0 110 0 111 10 0 0 10 0 1 3.2.2 优先编码器 在数字系统中，特别是计算机系统中，常需要对若干个工作对象进行控制，例如打印机、输入 键盘、磁盘驱动器等。当几个部件冋时发出服务请求时，这就要求主机必须根据轻重缓急，按预先 规定好的顺序允许其中的一个进行操作，即执行操作存在优先级别的问题。优先编码器可以识别信 号的优先级别并对其进行编码。
优先编码器(Priority Encoder )的功能是允许冋时在几个输入端有编码输入信号， 按输入信号排 定的优先顺序，只对其中优先权最高的一个输入信号进行编码。在优先编码器中，优先级别高的编 码信号排斥级别低的。
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8 线—3 线优先编码器 74LS148 的逻辑功能示意图和外引脚图如图 3-9 所示。
(b )外引脚图 图 3-9 8 线—3 线优先编码器 74LS148 图中，8 个编码输入端 I 0 ?I 7 ,优先权的高低级别从 I 7 依次到| 0 ; 3 个编码输出端 丫 2 、丫 1 、丫 0 。
为了扩展编码器的功能，74LS148 增加了选通输入端 S ，选通输出端 Y s 和扩展输出端 Y EX
3 个辅助 控制端。74LS148 的功能表见表 3-7。
表 3-7 8 线—3 线优先编码器 74LS148 的功能表
输 入
输
出
ST I 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 Y 2 Y 1 Y 0 Y s Y EX
1 X X X X X X X X 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 0 1
X X X X X X X 0 0 0 0 1 0
X X X X X X 0 1 0 0 1 1 0
X X X X X 0 1 1 0 1 0 1 0 0 X X X X 0 1 1 1 0 1 1 1 0
X X X 0 1 1 1 1 1 0 0 1 0
X X 0 1 1 1 1 1 1 0 1 1 0
X 0 1 1 1 1 1 1 1 1 0 1 0
0 1 1 1 1 1 1 1 1 1 1 1 0 由 74LS148 的功能表可知：
(1) 选通输入端 S 。又称使能端或片选端，低电平有效。当 S 1 时，禁止编码器工作，没有 编码输出。当 S 0 时，允许编码器工作，对输入信号进行编码。
(2)
选通输出端 Y s 。当 S 0 ，且 I 0 ?I 7 均为 1 (无编码输入)，才使 Y s 0 。因此 Y s 0 表示 电路工作，但无编码输入”。
(3)
扩展输出端 Y EX 。是输出编码有效码标志，即当 Y EX
0 表示输出为有效码， Y EX
1 输 j J 丫 Y
74LS14S 7 4 L S 1
I U 1 I I | | |
16 1 5 14 13 1 2 11 10
(a)逻辑符号 0 Y EX Y s 4 8 I 4 I 3 I 2 I 1 I 0 Vcc Y s Y EX
I 3 "I 2 I 1 "I 0 Y o 、
7 4 LS 1 4 8 1 2 3 4 5 6 7 8 I I I I I I I I I 4 I 5 I 6 =7 ST Y 2 丫 1 GND
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出为无效码。因此， Y EX
0 表示 电路工作，且有编码输入”。
利用辅助控制端可实现编码器的功能扩展。
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课 题: 教学目的: 了解译码器的概念及分类；熟悉 74LS138 的逻辑功能，掌握用 74LS138 实现逻辑函数的方法；理解 二一十进制译码器的逻辑功能及特点；了解数字显示电路的组成；了解数字显示器件的分类；熟悉 发光二极管的工作原理及七段字符显示器的组成及特点；掌握七段显示译码器 74LS48 的逻辑功能。
教学重点: 74LS138 的逻辑功能；用译码器实现逻辑函数；七段显示译码器的逻辑符号及功能 教学难点：
74LS138 的功能扩展；74LS48 的逻辑功能 教学方法：
讲授法和讨论交流法 教 具：
无 课 时：
2 教 学 内 容 3.3 译码器 译码是编码的逆过程。编码是将具有特定意义的信息编成二进制代码，译码则是将表示特定意 义信息的二进制代码翻译出来。实现译码功能的逻辑电路称为译码器。
常用的译码器有二进制译码器、二-十进制译码器和显示译码器。
3.3.1 二进制译码器 将二进制代码翻译成对应输出信号的电路， 称为二进制译码器。
若输入 n 位二进制代码，则称 n 位二进制译码器，它有 2 n 个输出端，又称为n 线-2 n 线译码器。
1 . 3 位二进制译码器 3 位二进制译码器 74LS138 又称 3 线—8 线译码器，其逻辑功能示意图和外引脚图如图 3-10 所 示。
图中，3 个代码输入端 A 2 、 A 1 、 A
； 8 个译码输出端 Y o ? Y 7 ； 3 个使能端ST A 、 ST B 、ST C 。
74LS138 的功能表如表 3-8 所示。
图 3-10 3 线—8 线译码器 74LS138 由表 3-8 可知，3 线—8 线译码器 74LS138 具有如下逻辑功能：
(1 )当ST A
0 或 ST B ST C
1 时，译码器禁止译码，输出 丫 。
? 丫7 均为 1,与输入代码 A 、 A 、 A 的取值无关。
(2) 当 ST A
1 且 ST B ST C
0 时，译码器才进行译码，译码输出低电平有效。译码器输出 丫 。
? 丫 7 由输入代码 A 、 A 1 、 Ao 决定，对于任一组输入二进制代码，输出 Y o ? 丫 7 中只有一个与该代码 相对应的输出为 0，其余输出均为 1 。
74LS138 的功能表见 3-8 。
译码器 74LS13S (a) 74LS138 逻辑符号 P CC Y 1 1
i T 16 14 rs 11
10 3
74L5139
1 2 3 4 5 £
7 3 1 JI 丨 1 1 1
虽】仏哉豆亦込 (b )外引脚图
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表 3-8 3 线—8 线译码器 74LS138 的功能表
输 入 输 岀 ST A S T B ST C
A 2 A 1 A 0 Y o Y 1 Y 2 Y 3 Y4 Y 5 Y 6 Y7 X 1 X X X 1 1 1 1 1 1 1 1 0 X X X X 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 1 1 1
0 0 1 1 0 1 1 1 1 1 1
0 1 0 1 1 0 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 1 1 1 1 1 0 1 1
1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0 根据功能表 3-8 可得出 74LS138 的输出逻辑函数表达式为
Y o A 2 A 1
A o m o Y 1 A 2 A 1 A 0
m 1 ；
Y 2 A 2 A 1
A o m 2 Y 3 A 2 A 1 A 0
m 3 Y 4 A 2
A 1 A 0 m 4 Y 5 A 2
A 1 A o
m 5 ；
Y 6 A 2 A 1
A o m 6 Y 7 A 2 A 1 A 0
m 7 ? J ? 由此可看出 丫 0 ? 丫 7 同时又是 A 、 氏、 A 这三个变量的全部最小项的反，所以二进制译码器 又称为最小项译码器或变量译码器 。
2 .二进制译码器的应用 (1) 作数据分配器 将一路输入数据分配到多路输出中的一路上去的逻辑电路，称为数据分配器(简称 DMUX )。
带片选输入端的 3 线—8 线译码器 74LS138 可做 1 路一 8 路数据分配器。
74LS138 的输出逻辑函数表达式可以写为 Y i m i ST A ST B
ST C
如果令 ST B ST C
0 (满足译码器工作要求)，将输入数据 D 从 ST A 端输入，由地址 A 、 A 1 、 A 确定的输出 Y i ST A
D ，即总线上的数据 D 以反码形式从 Y i 端送出，接法如图 3-11 (a) 所 示，欲得到原码输出，只需在数据 D 与ST A 之间加反相器即可。如果将 ST B 或 ST c 作为数据输入端 时，输出原码，接法如图 3-11 ( b)所示。
图 3-11 74LS138 作 1 路一 8 路数据分配器 (2)作函数发生器
Y 0 ST A
Y 1 3 發A
Y 2 ST B - Y 3 1 ST B
Y 4 S T C 「 Y 5 ST C
丫A 2 A 1 A 0 Y7
ST A ST B ST C
A 1 A 0 A 2 丿 Y 7 A1 / Yo 1
Y1 1
Y2 1
Y3 1
Y4 1
Y5 1
Y6" A 0 Y7 " A A 3 )- A J -
r
选择输入 (a)输岀反码的接法 (b)输岀原码的接法 A 2 I A l A 0 0 3™Y H _ Y
4 5 Y 6 Y 7 1 D ST
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n 位二进制译码器的输出给出了 n 个输入变量的全部 2 n 个最小项，即每一个输岀对应了输入变
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量的一个最小项。而任何一个逻辑函数都可以变换为最小项表达式，所以用 n 位二进制译码器和附 加门电路可以产生任何 n 变量的组合逻辑函数，即二进制译码器可作逻辑函数发生器。
二进制译码器构成逻辑函数发生器要 注意两点：
① 所选的二进制译码器的代码输入变量数应与要实现的逻辑函数的变量数相等。
② 译码输出低电平有效时，应附加与非门；译码输出高电平有效时，应附加或门。
例 3.5 试用译码器和门电路实现逻辑函数 丫
AB AC BC 解：（1）根据逻辑函数的变量数选择译码器。通常将译码器的代码输入变量作为函数的输入变 量，由于逻辑函数 Y 中有 A、B、C 三个变量，故应选用 3 线—8 线译码器 74LS138，译码输出低电 平有效。74LS138 译码器正常工作时，使能端 （2）写出逻辑函数的最小项表达式 丫
AB AC BC ABC ABC ABC ABC m 3 m 5 m 6 m 7 m 3 m 5 m 6 m 7
As A L A O
1 ~~I~~r A b C 图 3-12 例 3.5 的连线图 例 3.6 试用译码器和门电路设计一个设备故障指示电路。
三台设备的工作情况用红、 黄两个指 示灯进行监视。一台设备出故障时，黄灯亮；两台设备出故障时，红灯亮；三台设备出故障时，红 灯和黄灯都亮。
解：（1）分析设计要求，并设输入、输出变量。
设 A 、 B 、 C 三台设备，1 表示出故障，0 表示正常工作。红、黄两个指示灯分别为 丫 、 丫2
, 1 表示灯亮，0 表示灯火。
ST A
1
, ST B ST C
0。
(3) 将逻辑函数 Y 和 74LS138 输出逻辑函数表达式比较。令 74LS138 的代码输入 A
A
A , B (4) A
C ，将上式与 74LS138 各输出端的表达式进行比较后得到 Y
画连线图。根据最后 Y 的表达式画出连线图，如图 3-12 所示。
Y 3 Y 5 Y 6 Y 7
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输 入 输 岀 A B C 丫 1 丫 2 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1
表 3-9 例 3.6 的真值表 图 3-13 例 3.6 的连线图
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(2 )列真值表。根据上述分析列出真值表见 3-9：
(3) 根据真值表写出逻辑函数表达式为 Y ABC ABC ABC ABC m 3 m 5 m 6 m 7 Y> ABC ABC ABC ABC
m 2 m 4
m 7 (3)根据逻辑函数的变量数选择译码器。由于逻辑函数中有
A 、 B 、 C 三个变量，故应选用 3 线—8 线译码器 74LS138，使能端 ST A
1
, ST B ST C
0 。
(4)
将逻辑函数Y 、％和 74LS138 输出逻辑表达式比较。
令 74LS138 的输入 A 2
A 、 A 1 B
A C ，将Yl 、场和 74LS138 各输出端表达式进行比较后得到 Y Y Y 5 Y Y 7 Y 2
Y I
Y 2 Y 4 Y 7 (5)
画连线图。根据最后 Y 、 丫 2 的表达式画出连线图，如图 3-13 所示。
3.3.2 二—十进制译码器 将输入的二一十进制代码(即 BCD 码)翻译成对应的 10 个有效电平(高电平或低电平)输出 信号的电路，称为二—十进制译码器。它有 4 个输入端和 10 个输出端，又称为 4 线—10 线译码器。
4 线一 10 线译码器 74LS42 的逻辑功能示意图和外引脚图如图 3-14 所示。
(a)逻辑符号 (b)外引脚图 图 3-14 4 线—10 线译码器 74LS42
图中，4 个代码输入端 A 3 ? A 0 (输入 8421BCD 码),10 个译码输出端 丫0 ? 丫9 (译码输出低电 平有效)。在 8421BCD 码中，代码 1010?1111 这六种状态没有使用，即它们不属于 8421BCD 码, 故称为伪码。4 线—10 线译码器 74LS42 的功能表见表 3-10 。
表 3-10 4 线—10 线译码器 74LS42 的功能表 十进 制数 输 入 输 岀 A 3 A 2 A 1 A 0 Y 0 Y 1 丫 2 丫 3 丫 4 丫 5 丫 6 丫 7 丫 8 丫 9 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 2 0 0 1 0 1 1 0 1 1 1 1 1 1 1 3 0 0 1 1 1 1 1 0 1 1 1 1 1 1 4 0 1 0 0 1 1 1 1 0 1 1 1 1 1 5 0 1 0 1 1 1 1 1 1 0 1 1 1 1 6 0 1 1 0 1 1 1 1 1 1 0 1 1 1 7 0 1 1 1 1 1 1 1 1 1 1 0 1 1 8 1 0 0 0 1 1 1 1 1 1 1 1 0 1 9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
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伪 1 0 1 0 1 1 1 1 1 1 1 1 1 1
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个相应输出端输出有效电平。当输入出现伪码 1010?1111 时，译码器输出 丫 。
? 丫 9 均为高电平（即 无效电平），译码器拒绝译码，电路不会产生错误译码，所以称该电路具有拒绝伪码输入的功能。
3.3.3 显示译码器 在数字系统中，常需要数码显示电路将数字量用十进制数码直观地显示出来。一方面便于直接 读取测量和运算的结果，另一方面也便于监视系统的工作情况。数码显示电路由显示译码器、驱动 器和显示器组成。
1 .七段字符显示器 七段字符显示器又称七段数码管，这种字符显示器由七段可发光的字段组合而成。利用字段的 不同组合方式分别显示 "?9”十个数字。如图 3-15 所示。
图 3-15 七段数字显示器发光段组合图 常见的七段字符显示器有半导体数码显示器（ LED ）和液晶显示器（LCD ）。
（1）半导体数码显示器 半导体数码显示器是将要显示的字形分为七段，每段为一个发光二极管（ LED ）,利用不同发光 段组合显示不同的字形。半导体数码显示器有共阴极和共阳极两类，其引脚图和内部接线如图 3-16
图 3-16 LED 数码管 由图 3-16 （ b）、（c）可知，共阴极 LED 的各发光二极管的阴极相连， 阳极输入（ a ? DP ）为高电平点亮，由输出为高电平有效的译码器（如 LED 的各发光二极管的阳极相连，使用时，通常将阳极接电源。阴极输入（ 亮，由输出为低电平有效的译码器（如 74LS47）来驱动。工作时一般应注意串联合适限流电阻。
半导体数码管的主要优点是工作电压低（ 1.5V?3V ）、体积小、寿命长（大于 1000h）、响应速 度快（1?100ns）、工作可靠。主要缺点是工作电流大（ 10?40mA ）。
1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 码 由功能表 3-10 可知，当输入 0000?1001 （即 8421BCD 码）时，每一组输入代码均有唯一的一 所示。图中的发光二极管 a M
M O
O g C f a g bCf I II 此 d 9
10 9 )87“ 6 9
fl IJf e l
e D P
1 2 12 3 4 5 1 丨 1
e M e c e
D皆O
C C
g用于显示 10 个数字 0?9, DP 用于显示小数点。
C O M C O
M M b
a p 6 b
10c9 b d c D P g DP 1D 2 e M d 8 a g d 3 a O- a
® 6
c O- 7 6 4 d O- — b e
o- 4 c f
°- 4 D^ P ° 4 4 D PO- 4 c CPO M C
cDM 5
O
a b c d e f g D P C O M （b）共阴 LED 的内部接线图 （c）共阳 LED 的内部接线图 使用时，通常将阴极接地。
74LS48 ）来驱动；共阳极 a ? DP ）为低电平点 a d （a）分段布置图 （b）段组合图 a 7 g d 3 4 c （a）外引脚8 a a b c d e f g D P C O M
数字电子技术讲义 O 组合逻辑电路 第 50 页
2）液晶显示器（LCD ）
这种显示器在没有外电场时，液晶分子按一定方向排列整齐，入射的光线大部分被反射回来， 液晶为透明状态，显示器呈白色，不显数字。当在相应字段的电极加上电压时，液晶因电离而产生 正离子，在电场作用下运动并碰撞液晶分子，从而破坏了液晶分子的整齐排列，使入射光产生散射， 液晶呈现混浊状态，显示器呈现暗灰色，从而显示出相应的数字。
液晶显示器的主要优点是工作电压低，功耗极小。主要缺点是亮度较差，响应速度慢。
2 •七段显示译码器 显示译码器主要由译码器和驱动器两部分组成，通常这两者都集成在一块芯片上。显示译码器 的功能是将输入的 BCD 代码转换成相应的输出信号，来驱动七段数码管显示 0?9 十个数字。
七段显示译码器/驱动器 74LS48 的引脚图和逻辑功能示意图如图 3-17 所示。
图中，4 线代码输入 A 3 ? A
（输入 8421BCD 码）；七段译码输出Y a ? Yg
（输出高电平有效）， 为七段数码管提供驱动信号；三个辅助控制端：灯测试输入端 LT，灭零输入端 RBI 和灭灯输入端/ 灭零输出端 BI/RBO 。74LS48 的功能表见表 3-11。
表 3-11 七段显示译码器/驱动器 74LS48 的功能表 功能或| 输 入 输 出 数字 LT RBI A 3 A 2 A 1 A o BI / RBO Y a Y b Y c Y d Y e Y f Y g 试灯 0 X X X X X 1 1 1 1 1 1 1 1 灭灯 X X X X X X 0（输入 ）
0 0 0 0 0 0 0 灭零 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 X 0 0 0 1 1 0 1 1 0 0 0 0 2 1 X 0 0 1 0 1 1 1 0 1 1 0 1 3 1 X 0 0 1 1 1 1 1 1 1 0 0 1 4 1 X 0 1 0 0 1 0 1 1 0 0 1 1 5 1 X 0 1 0 1 1 1 0 1 1 0 1 1 6 1 X 0 1 1 0 1 0 0 1 1 1 1 1 7 1 X 0 1 1 1 1 1 1 1 0 0 0 0 8 1 X 1 0 0 0 1 1 1 1 1 1 1 1 9 1 X 1 0 0 1 1 1 1 1 0 0 1 1 10-15 1 X 1010-1111 1 显示符号 结合 74LS48 的功能表 3-11,说明其逻辑功能。
（1）灯测试功能。当试灯输入端 LT 0 , BI / RBO 1 时，输出Y a ? Yg 均为 1，数码管七段 全亮，显示8，以测试数码管有无损坏。
Dr-q rmA3 （a）逻辑符号 图 3-17 七段显示译码器
1 1 「
1 1 1 15 15
14 13 12
11 10 ?
74LS43
1 2
3
4 5
6
7 S
T 1
1
1 1
1 1 1
/驱动器 74LS48 Ai 出
IT Bi/RBORBI As AoGND （b）外引脚
数字电子技术讲义 O 组合逻辑电路 第 51 页
(2)
灭灯(消隐)功能。只要灭灯输入端 BI 0 ,无论输入 A 3 、 A
A 、 A 为何种电平， Y a ? Yg 均为 0，数码管各段熄灭(此时 BI /RBO 为输入端) 。
(3)
灭零功能。设置灭零输入端 RBT 目的是为了把不希望显示的零熄灭掉。如数据 0018.90, 将前多余的零熄灭，显示 18.90,则显示结果更加醒目。
在 LT 1 的前提下，只要 RBI 0 且输入 AsAAA 。
0000 ，此时灭零输出端 RBO 0 , Y a ? 丫g 均为 0，数码管可使本来应显示的 0 熄灭。因此灭零输出端 RBO 0 表示译码器处于灭零状态， 该端主要用于显示多位数时，多个译码器之间的连接。
(4) 数码显示功能。当 LT 1 , BI/RBO 1 时，若输入 8421BCD 码，译码输出Ya ? Yg 上 产生相应驱动信号，使数码管显示 0 ?9。
74LS48 内部有升压电阻，可以直接驱动共阴数码管，连接方法如图 3-18 所示。
Vcc
丄 图 3-18 74LS48 驱动共阴 LED 的连接方法 图中，译码输出管脚 Y a ? 丫 g 与共阴数码管a ? 9 管脚对应连接，辅助控制端 LT 、 RBI 和 BI /RBO 接 1,管脚 A 3 ? A 输入 8421BCD 码，数码管就能显示出相应的十进制数码 0?9。
AAA A
3 2 10
A 3 Vcc Y a A 2
Y b A 1
Y c A 0
Y d LT
Y e BI/RBO Y f RBI GND Y g
d d
数字电子技术讲义 O 组合逻辑电路 第 52 页
课 题：
数据选择器 教学目的：
了解数据选择器的概念，熟悉 74LS151 的逻辑功能；会用 74LS151 实现逻辑函数 教学重点：
用数据选择器实现逻辑函数 教学难点：
数据选择器的应用 教学方法：
讲授法和讨论交流法 教 具：
无 课 时：
2 教 学 内 容 3.4 数据选择器 在数字系统实现多路数据传输过程中，经常需要将其中一路数据挑选出来进行传输，这就需要 用数据选择器。
3.4.1 数据选择器的原理 根据地址输入（又称选择输入）信号从多路输入数据中选取其中一路数据作为输出的逻辑电路 称为数据选择器（简称 MUX），又称 多路开关”。
数据选择器一般有 n 个地址输入，2 n 个数据输入，根据输入数据的路数不冋， 有 2 选 1、4 选 1、 8 选 1 数据选择器等。
4 选 1 数据选择器的功能示意框图如图 3-19 所示，是一种多路输入、单路输出的组合电路。图 中，4 个数据输入端 D 3 、 D 2 、 D 1 、 D o , 1 个数据输出端 Y , 2 个地址输入端 A 、 A 。表 3-12 为 4 选 1 数据选择器的真值表。
i D ：
Z 片D 3 七丄J 鼻 n A 1 A o 选择输入_| 图 3-19 四选一 MUX 功能示意图 从 4 选 1MUX 真值表 3-12 可以看出，两位地址输入代码 AA 分别为 00、01、10、11 时，可从 四路输入数据 D 0 ? D 3 中选择对应的一路输入数据送到输出端 Y 。
表 3-12 4 选 1 数据选择器真值表 地址输入 数据输入 数据输岀 A 1 A 0 D 3 D 2 D 1 D 0 Y 0 0 XXX D 0 D 0
数字电子技术讲义 O 组合逻辑电路 第 53 页
X X D 1 X D 1 X D 2 X X D 2 D 3 X X X D 3
342 集成数据选择器 1 •集成数据选择器 (1) 4 选 1 数据选择器 74LS153 74LS153 是双 4 选 1 数据选择器，即一片 74LS153 中集成了两个完全相同的 4 选 1 数据选择器。
74LS153 的逻辑功能示意图和外引脚图如图 3-20 所示。
图中， D 0 ? D 3 为 4 个数据输入端， 丫 为数据输出端， A 1 、 A 0 为两个 4 选 1 的公共地址输入 端， ST 为选通端(或称使能端)，低电平有效。
表 3-13 双 4 选 1 数据选择器 74LS153 功能表 使能输入 地址输入 数据输岀 ST A 1
A 0 丫 1 X
X 0
0
0 D 0 0 0
1 D 1
1
0 D 2
1
1 D 3
74LS153 功能表如表 3-13 所示，当ST 1时，输出 丫
0 ，输入数据被封锁；当 ST ° 时，数 据选择器正常工作，输出逻辑函数表达式可写成 丫( A 1 A 0 ) D 。
( A 1 AOD 1 (AA 0 ) D 2 (AAOD 3 Y m 0 D 0
m 1 D 1
m 2 D 2
m 3 D 3
3 Y m i D i
或 i 0
(2) 8 选 1 数据选择器 74LS151 74LS151 是 8 选 1 数据选择器，其逻辑功能示意图和引脚图如图 3-21 所示。
A Q —— 釘—— 7 监⑸ ST 阳 ——
(a)逻辑符号
图 3-21 8 选 1 数据选择器 74LS151
1 1 1 1 1 1 1 1615141312：! 110 ) 74LS151 9 1 2 3 4 5 6 1
8 1 1 1 1 1 1
1 Y 1 莊 —C A1 — A Q
------
1 亍 74LS153
1 1 1
1 1 1 1 1 1 1 || 站 1 去 14 13 12 1L 10 ) 74LSLS
1 2 3 4 J 5 1 6 1 1 1 1 1 1 1
(a)逻辑符号 图 3-20 双 4 选 1 数据选择器 (b)外引脚图 74LS153 D_? D ? Di Du ¥ ce D 斗 D p 卫 卢DgDaPiD oY Y STGND (b )外引脚图
数字电子技术讲义 O 组合逻辑电路 第 54 页
图中，8 个数据通道 D 0 ? D 7 , 3 个地址输入端 A 2 、 A 、 A 0 ，两个互补的输出端 Y 和 Y ，使能 端 ST (低电平有效) 。
8 选 1 数据选择器 74LS151 的功能表如表 3-14 所示。
表 3-14 8 选 1 数据选择器 74LS151 功能表 使能输入 地址输 入 数据输岀 S T
A 2 A 1
A 0 Y 1 X X
X 0
0 0
0 D 0
0 0
1 D 1
0 1
0 D 2
0 1
1 D 3 0 1 0
0 D 4
1 0
1 D 5
1 1
0 D 6
1 1
1 D 7
由功能表 3-14 可见，当 ST 1 时，输出 丫
0 ，输入数据被封锁；当 ST 0 时，数据选择器 选通输出，输出逻辑函数表达式为 Y (A 2 A 1
A 0 )D o (A 2
A 1
A o )D 1 (A 2 A A 0 ) D 2 (A 2 AA ) )D 3 (A 2 A 1
A 0 ) D 4 (A 2 A 1 A 0 ) D 5 (AAA 0 )D 6 (A 2 A t A 0 ) D 7 7 Y m i D i
或 i 0
2 •集成数据选择器的应用 (1 )数据传输 ①实现数据并一串转换 如图 3-22 所示，16 选 1 数据选择器 74LS150 , 16 位并行输入数据 D 0 ? D 15 ，当地址输入 A 3 A 2 A^A 0 =0000?1111 时，把 16 个并行输入数据依次传送到输出端 丫 ，从而转换成串行数据输出。
1011001001001)01 16 位并行数据输入 图 3-22 数据并一串转换
地址输入 由 0000 至 1111 僦 1MUX ST 盘； %
0 ■ C 刊夺 F
数字电子技术讲义 O 组合逻辑电路 第 55 页
②实现多路数据的分时传送 一条传输线上分时传送多路数据，可以在该传输线的发送端接数据选择器，接收端接数据分配 器（译码器实现），在相同的地址输入控制下即可实现多路数据的分时传送。
由 8 选 1 数据选择器 74LS151 和 1 路-8 路数据分配器 74LS138 构成的 8 路数据分时传送系统如 图 3-23 所示。
选择输入 图 3-23 多路数据的分时传送 （2）作函数发生器 对于 2 n 选 1 数据选择器的输出逻辑函数一般表达式为 2 n
1 Y m i D i
— i o （ ST 0 ）
当 MUX 在输入数据全部为 1 时，输出为地址变量全部最小项之和；而任何组合逻辑函数都可 以写成最小项表达式，因此，可借助 MUX 实现组合逻辑函数，构成函数发生器。
①逻辑函数变量数=MUX 地址输入端数 直接利用数据选择器的地址输入作为逻辑函数的变量输入。
例 3.7 试用数据选择器实现逻辑函数 Y AB AC ABC 解：（1）选择数据选择器。由于逻辑函数 丫 中有 A 、 B 、 C 三个变量，所以选 8 选 1 数据选择 器 74LS151 o 74LS151 输出逻辑函数表达式为 丫
(A 2 A 1 A 0 ) D 0
(A 2 A 1 AJU (A2AA 0 ) D 2
(A 2 AA))D (A 2 A 1
A 0 ) D 4 (A ? A 1 A 0 ) D 5 (A 2 A 1 A 0 )D 6 (A 2 AAOD 7 （2）写出逻辑函数 丫 的最小项表达式 丫
AB AC ABC AB(C C) AC(B B) ABC
ABC ABC ABC ABC （3）比较 丫 和 丫 两式中最小项的对应关系。
设 丫 丫 ，数据选择器的地址输入为 A 2 A A| B A o C Y 式中包含 丫 式的最小项时，数据输入取 1，没有包含 丫 式的最小项时，数据输入为 0。由此 将 MUX 数据输入端赋值为 D 0 D 2 D 6 D 7 0
D 1 D 3 D 4 D 5 1
（4）画连线图。根据 74LS151 地址端和数据端的赋值可画出图 3-24 所示的连线图。
Y 0 ST B Y 1
黔
Y 2 ST A E 丫 3
罠
Y 4 ST C Y 5
Y 6 A 2 A 1 A 0 丫7
数据发送端 数据接收端 数粥输出端 3——
数字电子技术讲义 O 组合逻辑电路 第 56 页
孔 一 -----------
*
CT b=i n tj
DE+ D- 匸卡 D-
1
-------------
图 3-24 例 3.7 的连线图
②逻辑函数变量数〉MUX 地址输入端数 将逻辑函数的变量分别有序接入数据选择器的地址输入端，分离出的多余变量用数据选择器的 输入数据代替。
例 3.8 试用 4 选 1 数据选择器 74LS153 设计一个监视交通信号灯工作状态的逻辑电路。每组信 号灯由红、黄、绿 3 盏灯组成，正常情况下，任何时刻必有 1 盏灯亮，而且只允许有一盏灯亮，当 出现其它状态时表明电路发生故障，要求发出故障信号，以提醒工作人员前去维修。
解：（1）分析设计要求，列真值表。设红、黄、绿 3 盏灯分别用变量 A、B、C 表示，1 表示灯 亮，0 表示不亮；用 Y 表示故障信号，1 表示发生故障，0 表示正常状态。由此可列出表 3-15 所示的 真值表。
表 3-15 例 3.8 的真值表 A B C Y 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 （2）
根据真值表，写出逻辑函数表达式 Y ABC ABC ABC ABC ABC ABC ABC ABC AB （3）
写出 4 选 1 数据选择器 74LS153 输出逻辑函数表达式为 丫
（ A 1 A 0 ）
D 。
CA 1 A 0 ）
D 1 （AA 0 ）
D 2 （AAJD 3 （4）
比较 Y 和 Y 两式中最小项的对应关系 设 丫
丫 ，数据选择器的地址输入为 A A B MUX 数据输入端赋值为 D ° C D 1 D 2 C D 3 1 （5）画连线图。根据式 74LS153 地址端和数据端的赋值可画出图 3-25 所示的连线图。
Y Al c
7 74U1S3
W D1 DiS
J
----- 1 ------
图 3-25 例 3.8 的连线图
数字电子技术讲义 O 组合逻辑电路 第 57 页
课 题：
加法器、数值比较器 教学目的：
了解全加器的工作原理，熟悉全加器及多位加法器的逻辑功能；熟悉数值比较器的工作原理，熟悉 4 位数值比较器 74LS85 的逻辑符号及功能。
教学重点：
全加器和 74LS85 的逻辑符号及功能 教学难点：
4 位数值比较器的扩展 教学方法：
讲授法和讨论交流法 教 具：
无 课 时：
2 教 学 内 容 3.5 加法器 在数字系统中，尤其是在计算机中，常用到的二进制加、减、乘、除等算术运算都是分解成加法 运算进行的，因此，加法器是构成算术运算电路的基本单元。
3.5.1 全加器 能够实现加数、被加数和来自低位的进位数三者相加的电路称为全加器（简称 FA ）。
1 . 1 位全加器 设 A、B 两个数中的第 i 位二进制数相加， A、 B i 分别为加数和被加数， Ci1 为相邻低位（第 i 1
位）来的进位数， S i 为本位的和数， C i 为向咼位（第 i 1 位）的进位数。根据二进制加法运算规则和 全加器的功能，可列出全加器的真值表见表 3-16。
表 3-16 全加器的真值表 输 入 输 出 A i B i C i 1 S i C i 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1
数字电子技术讲义 O 组合逻辑电路 第 58 页
由全加器的真值表 3-16 可得到输出逻辑函数表达式为 S A i B i C i
1 A i B i
C i 1 A j B i C i 1 ABC i
1 C i A i
BC i 1 A B i C i 1 AB i C i 1
ABC i 1 对以上两式进行化简及变换，得到 S (A I B
A B i )C i 1 (A j
B j
A j B i
)C i 1
(A B i )C i 1 (A B i ) C I
1 A B C I
1 C (A i B i A j B j
)C i 1 AB i (C i 1 C i 1 )
(A B i )C i 1 A B i
根据化简和变换后 Si 和 G 的表达式，可画出全加法器的逻辑图，如图 的逻辑符号如图 3-26 (b)所示。
图 3-26 全加法器 2 .多位加法器 实现多位二进制数加法运算的电路，称为多位加法器。根据进位信号连接方式的不同，多位加法 器可分为串行进位加法器和超前进位加法器。
(1 )串行进位加法器 如图 3-27 所示为 4 个全加器组成的 4 位串行进位加法器。图中，两个 4 位二进制数 A 3 A 2 A 1 A 0 与 相加，相加结果读数为 C s S s S zS S o 。低位全加器的进位输出依次接到相邻高位全加器的进 位输入端，最低位的进位输入端接地，进位信号由低位向高位逐级串行传递，这种结构的电路称为串 行进位加法器，又称逐位进位加法器。显然高位数的相加必须等到低位运算完成后才能进行，因此串 行进位加法器的主要缺点是运算速度慢，其优点是电路结构简单。
C 3 S 3
S 2
S 1
S 0
1
C O S
C O S
C O S
C O S
A B C I
ABC I
A B C I
ABC I
1
A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 图 3-27 4 位串行进位加法器
3-26( a)所示，全加法器 -1 A I B I
CI C I-1 CO CI C I CO
(b )逻辑符号 S I
C I (a)逻辑图 B i C i-1 A i
数字电子技术讲义 O 组合逻辑电路 第 59 页
(2)超前进位加法器 为了克服串行进位加法器运算速度慢的缺点，在逻辑设计上可以采用超前进位的方法，其设计思 想是设法将低位进位输入信号经判断直接送到输出端，而不必等到低位进位送来后才形成，这种结构 的电路称为超前进位加法器。由于进位数直接由加数、被加数和最低位进位数形成，各位运算并行进 行，因此超前进位加法器的运算速度快。
3.5.2 集成多位加法器 1 •集成 4 位加法器 74LS283 是 4 位超前进位加法器，其逻辑功能示意图和外引脚图如图
(a)逻辑符号 (b )外引脚图 图 3-28 4 位超前进位加法器 74LS283 图中， A 3 ? A 0 和B 3 ? B O 是两个 4 位二进制数加数输入端， S 3 ? S O 是 4 位二进数相加的和数 输出端， CI 是低位来的进位输入端， CO 是向高位的进位输出端。
2 •加法器的灵活应用 加法器除了能够进行二进制数的算术运算外，还可以用来设计代码转换电路等。
例 3.9 设计一个代码转换电路，将 8421BCD 码转换为余 3 码。
解：输入为 8421BCD 码，用 D、C、B、A 表示，输出为余 3 码，用 丫 3 、 丫 2 、 Y 、 Y O 表示。对应 于同一-进制数，余 3 码总比 8421BCD 码多 0011 (即十进制的 3),故有 Y 3 Y 2 YY O
DCBA 0011 根据上式，用 1 片 4 位加法器 74LS283 即可实现代码转换。只要令 74LS283 的一组加数输入端 A 3 A 2A A 0 DCBA ,即输入 8421BCD 码，另一组加数输入端B 3 B 2 B 1 B O
0011
,进位输入端CI 置 0, 则输出端 S sE SS 丫 3丫 2 丫丫0 ，即可得到余 3 码，代码转换电路如图 3-29 所示。
Y 3 Y 2 Y 1 Y 0 C O S 3 S 2 S 1 S O
74LS283 A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 C I 3-28 所示。
CO S 3 S 2 S 1 S 3 S 2 S 1 7 74LSE2B3 74LS283I"0 —C I A 3 A 2 A 1 A 3 A 3 A 2 A 0 B ©E 2 B 1 B 0
1 1 1 1 1 1 1 1 16 15 14 1331251 1 4103 912 11 10 9 74 护 283 74LS12 S 2 83 1 2 3 41 52 63 74 8 5 6 7 8
1 1 1 1 1 1 1 1
Vcc B 2 A 2 Vc e AE3 2 B> 3 SSJCA ) 3 B 3 S 3 C O S 1 B 1 A 1 SS) 1 AE O BA)CSI O G
NB ) O C
数字电子技术讲义 O 组合逻辑电路 第 60 页
图 3-29 例 3.9 的代码转换电路
数字电子技术讲义 O 组合逻辑电路 第 61 页
3.6 数值比较器
在数字系统中，经常需要对两个数的数值进行比较。具有比较两个数值的大小或是否相等的逻辑 电路称为数值比较器。
361 1 位数值比较器 两个 1 位二进制数 A 和 B 进行比较，比较结果有 3 种情况：
A〉B、A< B 和 A=B,分别用 丫 ( AfB ) 、 丫 (ApB) 和 Y ( A
B ) 表示。设 A >
B 时， Y(Af B) 1
; A < B 时, ^ AP B)
1
； A =B 时， Y(A B )
5 则可列出 1 位数值比较器的真值表如表 3-17 所示。
表 3-17 1 位数值比较器的真值表
输 入 输 岀 A
B Y (A B) Y (A B) Y (A B) 0
0 0 0 1 0
1 0 1 0 1
0 1 0 0 1
1 0 0 1
由 1 位数值比较器的真值表 3-17 可得输出逻辑函数表达式为 丫
Af B) AB Y (Ap B) AB Y (A B) AB AB AB AB 根据输出逻辑表达式，可画出 1 位数值比较器的逻辑图，如图 3-30 所示。
3.6.2 4 位数值比较器 多位数值比较器的比较规则是从高位到低位逐位比较。
A B 丫
( A V B) Y (A = B) Y ( A > B ) 图 3-30 1 位数值比较器的逻辑图
数字电子技术讲义 O 组合逻辑电路 第 62 页
设两个 4 位二进制数 AA Z AA Q 和B 3 B 2 B 1 B 0 进行比较，先比较最高位 A 和 B 3 ，如果 A3
> B 3 ,则 A> B；如果 A 3 < B 3 ，则 A< B ；如果 A 3 B 3 ，比较次高位 A 2 和 B 2 , A 2 > B 2 ,则 A> B； A
< B 2 , 则 A < B; A 2
B 2
,还需比较A I 和B 1 ，依次类推。
1 .集成 4 位数值比较器 集成 4 位数值比较器 74LS85 逻辑功能示意图和外引脚图如图 3-31 所示。
图中 A 3 ? A 0 和 B 3 ? B 0 为两个 4 位二进制数输入端， 丫 Sf B) 、 Y (ApB) 、 Y (A B) 为 3 个比较结果输 出端，高电平有效， I(AfB ) 、 I(ApB) 、 I(AB) 为 3 个级联输入端。74LS85 的功能表见表 3-18 。
表 3-18 4 位数值比较器 74LS85 的功能表
比较 输入
级联输入 比较输岀 A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 I (A B) I (A B) I (A B) Y (A B) Y (A B) Y (A B) A 3 > B 3 X X X X X X 0 0 1 A 3 B 3 A 2 > B
2 X X X X X 0 0 1 A 3 B 3 A 2 B 2 A 1 > B 1 X X X X 0 0 1 A 3 B 3 A
2 B 2 A 1 B 1 A 0 > B 0 X X X 0 0 1 A 3 B 3 A
2 B 2 A 1 B 1 A 0 B 0 0 0 1 0 0 1 A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 0 1 0 0 1 0 A 3 B 3 A 2 B 2 B 〔 A 0 B 0 1 0 0 1 0 0 A 3 < B 3 X X X X X X 1 0 0 A 3 B 3 A 2 < B 2 X X X X X 1 0 0 A 3 B 3 A 2 B 2 A 1 < B 1 X X X X 1 0 0 A 3 B 3 A 2 B 2 A 1 B 1 A 0 < B 0 X X X 1 0 0 从 4 位数值比较器 74LS85 的功能表 3-18 可知，当两个 4 位二进制数不相等时， 比较结果取决于
A 3 B 3— J A 3 —B ? B3 f [ A 2 —B 1 B2 ) A 1 —B 0 B1
A 0
用 0 B )
丫祕旨早 )
1 ( A
=B ) (a)逻辑符号 图 3-31 B 3 1
( A
<B3 )
I "(
AA = B
) I "(
( A =°EB
) Y ( A 0 B B
) Y(
AA= ...